Verilog HDL är en viktig hårdvara beskrivning språk ( HDL ) används av professionella hårdvarudesign , särskilt inom halvledare och elektronisk design industrin . Det infördes 1985 av Gateway Design System Corporation . Verilog HDL kan konstruktörerna att utveckla design med en hög abstraktionsnivå inom design , verifiering och implementering av digitala logiska chips . Kunskap om programspråket C är till hjälp i att lära Verilog HDL . Saker du behöver
Computer
Xilinx ISE
Visa fler instruktioner
1
Starta ett nytt projekt . Öppna Xilinx ISE och klicka på " Arkiv " -menyn , välja " Nytt projekt . " Under projektets namn, välj " Full_Adder " och välj " HDL för Top - Level " source typ .
2
Välj inställningar . Din inställning kommer att bero på vilka system du kör . Ange lämpliga inställningar för Familj , enhet och paket . Till exempel , om du kör en Xilinx Spartan 3 , skulle du välja Spartan3 , XC3S200 och FT256 , respektive. För Synthesis Tool , välj XST ( VHDL /Verilog ) , Simulator , ISE simulator ( VHDL /Verilog ) . Samt Önskat språk , Verilog
3
Skapa en ny källa . Klicka på "Nästa " tills du kommer till " Skapa en ny källa " och klicka sedan på " Ny källa " och välj " Verilog modul . " Utse den " Half_Adder " och fortsätta att klicka på "Nästa " tills " Avsluta" -knappen kommer upp , klicka på den . Modulen ska nu visas .
4
Kör modulen . Deklarera dina in-och utgångar för moduler med primitiver . En halv huggorm bör bestå av två 1 - bitars ingångar och två 1 - bitars utgångar , som är anslutna till en XOR och 1 OCH-grinden . Högerklicka på " Synthesize " och en meny ruta visas . Välj " Kör". Programmet kommer att gå igenom processen och , en gång gjort , ska ett meddelande om att din Syntes slutförts visas .
5
Visa hårdvaran . Under Synthesis , dubbelklicka på " Visa RTL " uppfostra blockschemat av hårdvaran . Dubbelklicka på blocket för att visa den schematiska av kretsen och kontrollera att det är så programmerad .
