Verilog är ett Hardware Descriptor språk , eller HDL , och det används för att beskriva digitala kretsar med användning av semantik programmeringsspråk. Du kan använda Verilog och vanliga programmeringsspråk uttalanden kontroll som " om " uttalanden för att skapa händelser i en digital krets . Till exempel kan du skapa en elektrisk puls på den fallande kanten av en klocksignal . En klocksignal är ett tåg av fyrkantsvågor , där varje fyrkantsvåg genereras många gånger per sekund . Det finns två sidor till fyrkantvåg : den stigande kanten och den fallande kanten . Du kan utlösa händelser på vardera kanten . Saker du behöver
Verilog Integrated Development Environment ( IDE ) , som Altera Quartus II ( se Resurs för länk )
Visa fler instruktioner
1
Öppna Verilog IDE och skapa ett nytt projekt genom att klicka på " File" och sedan välja " New Project Wizard . " ett projekt för att skapa öppnas . Välj ett namn och katalog för det här projektet . Till exempel , kan du namnge projektet " pulsen " och placera den i katalogen " C : . \\ Verilog Projekt " Tryck på knappen "Nästa" för att gå igenom resten av sidorna , lämnar alla inställningar på deras standard . Tryck på knappen "Slutför" för att skapa projektet .
2
Välj " File" och sedan " Ny " för att öppna ett fönster filen skapades . Välj " Verilog HDL File " och tryck på " OK " knappen för att lägga till en ny Verilog -fil till projektet . En tom Verilog filen visas i huvudtexten redigeringsfönstret .
3
Definiera en ny " modul " som har samma namn som projektet . Denna modul kommer att inrymma all kod för puls programmet . När du definierar en modul , kan du även definiera input och output parametrar . Den "puls" -modulen behöver två parametrar: en klocksignal och en utgång för den alstrade pulsen. Skriv följande för att definiera modul med dessa parametrar :
modul puls ( klocka , puls ) ;
4
Definiera två signaler : en inklocksignalen och en utmatningspulssignal . Klocksignalen används för att utlösa en puls på dess fallande kant. Den fallande kanten är där klocksignalen övergångar från ett högt värde till ett lågt värde . Däremot är den stigande kanten där klocksignalen övergångar från ett lågt värde till ett högt värde . Klocksignalen bibehåller hög signal för samma mängd tid som en låg signal , vilket skapar ett mönster som ser ut som ett tåg av rutor. Du kan definiera båda signalerna med följande två påståenden :
ingångsklocka , utgående puls,
5
Skriv följande uttalande att utföra en sekvens av åtgärder med varje tickande klocksignalen , triggning på den fallande kanten av klockan :
alltid @ ( negedge klocka )
6
Placera en enda bit på " pulsen " utsignal , som den här :
puls < = 1'b1 ;
7
Avsluta modulen med följande uttalande :
endmodule
8
Kompilera och testa din krets genom att trycka på " Play "-knappen i verktygsfältet för Kvartus II-programmet . Denna krets genererar en puls vid negativ flank på klocksignalen .
